Fraunhofer entwickelt RISC-V-Sicherheitschip für vernetzte Geräte

Fraunhofer IIS, AISEC und EMFT präsentieren ein in Deutschland entwickeltes und gefertigtes RISC-V Secure Element. Der auf OpenTitan basierende Chip verbindet Open-Source-Hardware mit Post-Quanten-Kryptografie und soll vernetzte Geräte durch einen anpassbaren Hardware-Root-of-Trust absichern.

Hardware-Sicherheitsanker für vernetzte Geräte

Das RISC-V Secure Element ist für Industrie-, Infrastruktur- und Alltagsgeräte vorgesehen. Es kann als eigenständiger Chip oder als Komponente in einem System-on-Chip eingesetzt werden.

Als Hardware-Root-of-Trust verankert es sicherheitskritische Funktionen direkt im Silizium. Für Wireless-IoT-Geräte schafft dies eine Grundlage für vertrauenswürdige Geräteidentitäten, den Schutz sensibler Daten und kryptografischer Prozesse. Zugleich soll die Entwicklung helfen, Anforderungen des europäischen Cyber Resilience Act bereits im Produktdesign zu berücksichtigen.

OpenTitan als transparente Hardwarebasis

Ausgangspunkt ist das offene Hardwaredesign OpenTitan. Die öffentlich zugängliche Architektur kann unabhängig geprüft, angepasst und weiterentwickelt werden.

Auf dieser Basis entwickelten die drei Fraunhofer-Institute einen Chip, der in der 22-Nanometer-FDSOI-Technologie von GlobalFoundries in Dresden gefertigt wurde. Design und Fertigung in Deutschland schaffen Transparenz entlang der Wertschöpfungskette und sichern den Zugang zur Technologie.

Anpassbare Varianten auch in kleineren Stückzahlen

In Zusammenarbeit mit GlobalFoundries können Varianten mit zusätzlichen Schnittstellen, Beschleunigern oder erweiterten Sicherheitsfunktionen entwickelt werden. Solche Anpassungen sollen auch in kleinen und mittleren Stückzahlen möglich sein.

Das ist für spezialisierte IoT-Anwendungen relevant, bei denen Standardchips technische oder regulatorische Anforderungen nicht vollständig abdecken. Zudem lässt sich das Secure Element als kundenspezifischer Vertrauensanker in größere SoC-Architekturen integrieren.

Post-Quanten-Kryptografie für langlebige IoT-Systeme

Fraunhofer AISEC hat Verfahren der Post-Quanten-Kryptografie in Hardware umgesetzt und beschleunigt. Trotz begrenzter Rechenleistung sollen kryptografische Operationen im Millisekundenbereich bleiben.

Für langlebige IoT-Geräte in Maschinen, Gebäuden, Fahrzeugen oder kritischen Infrastrukturen ist das besonders relevant. Solche Systeme müssen auch langfristig tragfähige Sicherheitsverfahren unterstützen.

„Cybersicherheit lässt sich nicht nachträglich hinzufügen. Sie muss von Anfang an im Silizium verankert sein“, sagt Dr. Augusto Wankler Hoppe, technischer Projektleiter am Fraunhofer IIS.

Sicherheitsprüfung bis auf die Chipebene

Fraunhofer AISEC untersucht die physische Widerstandsfähigkeit des Secure Elements in seinem nach Common Criteria EAL7 zertifizierten Hardware-Sicherheitslabor mit Seitenkanalanalysen, Fehlerangriffen und optischen Verfahren.

Fraunhofer EMFT ergänzt die Prüfungen in einem nach Common Criteria EAL6 zertifizierten Labor durch Reverse Engineering sowie Licht-, Infrarot- und Rasterelektronenmikroskopie. Die Zertifizierungsstufen beziehen sich auf die Prüflabore, nicht auf das Secure Element selbst.

Relevanz für Wireless IoT

Für Gerätehersteller, Systemintegratoren und Lösungsanbieter bietet das RISC-V Secure Element eine europäische Hardwarebasis für sichere vernetzte Produkte. Relevant ist der Ansatz für industrielle Sensoren, Gateways, Tracker, Zugangssysteme, Maschinensteuerungen und weitere langlebige Geräte mit Funkanbindung.

Weitere Informationen finden Sie auf der Projektseite des Fraunhofer IIS.